Theoretische und technische Informatik - ganz praktisch
Herzlich willkommen auf der Question/Answer-Plattform zu Grundlagen der Informatik II. Wir wünschen Ihnen viel Spaß beim Lernen und Diskutieren!
Loggen Sie sich mit Ihrem KIT-Account (u...) ein, um loszulegen!
Beachten Sie auch diese Informationen zum Schnelleinstieg.
(Nicht-KIT-Studierende beachten bitte diese Informationen.)

Ablauf Erstellung CMOS-Schaltung

+2 Punkte
234 Aufrufe

Hallo, 

ich habe eine Frage zu der Erstellung der Schaltung: Die Lösung kann ich nachvollziehen, es macht auch alles Sinn. Nur frage ich mich wie die richtige Vorgehensweise ist um so ein Schaltplan zu erstellen. Ich scheitere z.B. schon an der Version ohne Negation (A v B) ∧ C. Wie soll das funktionieren? 
 

Habe ich das richtig verstanden, dass ich den PMOS eigentlich immer nur an den VDD mit seiner Source anschließen kann und den NMOS mit seiner Source nur an den GND Teil? 
Also die Flußrichtung der 0 (GND) und 1 (VDD) ist immer von Source zu Drain?

Unter dieser Bedingungen schaffe ich es nicht die Schaltung für das abgeänderte Beispiel von oben aufzustellen. Da eine Mögliche Belgegung für eine 1, die von der VDD Seite fließen soll, f(1,1,1) sein könnte. Bei einer anliegenden 1 macht aber der PMOS-Transistor an der VDD Seite,  eben direkt seinen Schalter auf und die 1 vom VDD kann nicht "durch fließen". 

Ich hoffe man versteht unter den ganzen Fragen einigermaßen worauf ich hinaus möchte. 

Vielen Dank im Voraus.

Gefragt 25, Jan 2016 in HU-4-2 von uodsn uodsn Lernwillige(r) (1,000 Punkte)  

Eine Antwort

+1 Punkt
Hallo uodsn,

wie meistens in Info II ist es schwierig, einen allgemeine Vorgehensweise anzugeben, die so immer funktioniert.

Es ist richtig, dass pMOS immer mit 'Source' an VDD oder an 'Drain' eines anderen pMOS-Elementes angeschlossen wird – bei nMOS analog mit GND. Es entsteht dann ein Schaltplan, der (bildlich gesprochen) in der unteren Hälfte nur nMOS, in der oberen Hälfte nur pMOS enthält. Dabei verhalten sich die beiden Bereiche komplementär zueinander (Parallelschaltungen im einen Bereich sind Reihenschaltungen im anderen und umgekehrt).

Ich würde hier eher so vorgehen, dass ich mir überlege, wann denn eine '0' am Ausgang anliegen soll und dann dementsprechend den nMOS-Teil aufbaue. Dazu wird man tendenziell einige Negierungen der Eingangssignale brauchen. Wie eine solche Negierung entworfen werden kann, findet sich zum Beispiel in Aufgabe 3 der Bonusklausur (z.B. für x mit Bauteil 1 und 7).

Der pMOS-Bereich wird dann entsprechend komplementär dazu aufgebaut.

Viele Grüße

Jonas (Tutor)
Beantwortet 25, Jan 2016 von ufdzo ufdzo Tutor(in) (102,580 Punkte)  
...